Methods to reduce the critical dimension of semiconductor devices and partially fabricated semiconductor devices having reduced critical dimensions

반도체 디바이스의 임계 치수를 축소하는 방법 및 축소된 임계 치수를 갖는 부분적으로 제조된 반도체 디바이스

Abstract

타깃 층 상에 피처들을 형성하는 방법. 상기 피처들은 마스크로서 사용되는 레지스트 층의 부분들의 임계 치수에 비하여 3배 또는 4배 축소된 임계 치수를 갖는다. 타깃 층 위에 중간 층이 성막되고 상기 중간 층 위에 상기 레지스트 층이 형성된다. 상기 레지스트 층을 패터닝한 후, 상기 레지스트 층의 남아 있는 부분들의 측벽들 상에 제1 스페이서들이 형성되어, 상기 중간 층의 부분들을 마스킹한다. 상기 중간 층의 상기 부분들의 측벽들 상에 제2 스페이서들이 형성된다. 상기 중간 층의 상기 부분들을 제거한 후, 상기 제2 스페이서들이 마스크로서 사용되어 상기 타깃 층 상에 상기 피처들을 형성한다. 부분적으로 제조된 집적 회로 디바이스도 개시된다.
A method of forming features on a target layer. The features have a critical dimension that is triple-or quadruple-reduced compared to the critical dimension of portions of a resist layer used as a mask. An intermediate layer is deposited over a target layer and the resist layer is formed over the intermediate layer. After patterning the resist layer, first spacers are formed on sidewalls of remaining portions of the resist layer, masking portions of the intermediate layer. Second spacers are formed on sidewalls of the portions of the intermediate layer. After removing the portions of the intermediate layer, the second spacers are used as a mask to form the features on the target layer. A partially fabricated integrated circuit device is also disclosed. ® KIPO & WIPO 2009

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    KR-20140100959-AAugust 18, 2014인텔 코오퍼레이션이중 패터닝 리소그래피 기술